Citação norma APA

Taraate, V. (2019). Advanced HDL synthesis and SOC prototyping: RTL design using verilog (First edition.). Springer. https://doi.org/10.1007/978-981-10-8776-9

Citação norma Chicago

Taraate, Vaibbhav. Advanced HDL Synthesis and SOC Prototyping: RTL Design Using Verilog. First edition. Singapore: Springer, 2019. https://doi.org/10.1007/978-981-10-8776-9.

Citação norma MLA

Taraate, Vaibbhav. Advanced HDL Synthesis and SOC Prototyping: RTL Design Using Verilog. First edition. Springer, 2019. https://doi.org/10.1007/978-981-10-8776-9.

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