Egan, T. Design-for-testability for embedded delay-locked loops. IEEE Transactions on VLSI systems.
Chicago-referens (17:e uppl.)Egan, T. "Design-for-testability for Embedded Delay-locked Loops." IEEE Transactions on VLSI Systems .
MLA-referens (9:e uppl.)Egan, T. "Design-for-testability for Embedded Delay-locked Loops." IEEE Transactions on VLSI Systems, .
Varning: dessa hänvisningar är inte alltid fullständigt riktiga.