Taraate, V. (2021). ASIC design and synthesis: RTL design using Verilog. Springer. https://doi.org/10.1007/978-981-33-4642-0
Chicago-Zitierstil (17. Ausg.)Taraate, Vaibbhav. ASIC Design and Synthesis: RTL Design Using Verilog. Singapore: Springer, 2021. https://doi.org/10.1007/978-981-33-4642-0.
MLA-Zitierstil (9. Ausg.)Taraate, Vaibbhav. ASIC Design and Synthesis: RTL Design Using Verilog. Springer, 2021. https://doi.org/10.1007/978-981-33-4642-0.
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