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A unified approach to reduce SOC test data volume, scan power and testing time.
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Chandra, A.
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Test pattern generation and clock disabling for simultaneous test time and power reduction.
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Jih-Jeen Chen
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Nine-coded compression technique for testing embedded cores in SoCs.
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Tehranipoor, M.
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Testing ASICs with multiple identical cores.
Por
Yuejian Wu
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On the use of random limited-scan to improve at-speed random pattern testing of scan circuits.
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Pomeranz, I.
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Software-based self-testing methodology for processor cores.
Por
Li Chen
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Testing of core-based systems-on-a-chip.
Por
Ravi, S.
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