Resultados de búsqueda - "Phase locked loop."

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  1. 21

    A slew-rate controlled output driver using PLL as compensation circuit. por Soon-Kyun Shin

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  2. 22

    A 20-GHz phase-locked loop for 40-gb por Jaeha Kim

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  3. 23

    A fully integrated zero-IF transceiver for GSM-GPRS quad-band application. por Duvivier, E.

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  4. 24

    An analytic technique to separate cochannel FM signals. por Hamkins, J.

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  5. 25

    A subpicosecond jitter PLL for clock generation in 0.12-μm digital CMOS. por Da Dalt, N.

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  6. 26

    A triple-mode continuous-time ΣΔ modulator with switched-capacitor feedback DAC for a GSM-EDGE/CDMA2000 por Van Veldhoven, R.H.M

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  7. 27

    Analog circuit design high-speed analog-to-digital converters, mixed-signal design, PLL's and synthesizers

    Publicado 2000
    Libro


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  8. 28

    A 39-to-45-Gbit por Nosaka, H.

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  9. 29

    Anti-hangup binary quantized DPLL technique for timing recovery in QAM symbol-rate sampled receivers. por Panayiotopoulos, I.

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  10. 30

    SoC with an integrated DSP and a 2.4-GHz RF transmitter. por Staszewski, R.B

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