Résultats de la recherche - "Benchmark circuits."

1

Diagnosis of single stuck-at faults and multiple timing faults in scan chains. par Chien-Mo Li, J.

Publié dans IEEE Transactions on VLSI systems

Article

2

Efficient library characterization for high-level power estimation. par Dhaou, I.B

Publié dans IEEE Transactions on VLSI systems

Article

3

Multimode power modeling and maximum-likelihood estimation. par Chandramouli, R.

Publié dans IEEE Transactions on VLSI systems

Article

4

On metrics for comparing interconnect estimation methods for FPGAs. par Kannan, P.

Publié dans IEEE Transactions on VLSI systems

Article

5

High performance level conversion for dual VDD design. par Kulkarni, S.H

Publié dans IEEE Transactions on VLSI systems

Article

6

Pattern generation for delay testing and dynamic timing analysis considering power-supply noise effects. par Krstic, A.

Publié dans IEEE Transactions on computer-aided design of integrated circuits and systems

Article

7

LECTOR a technique for leakage reduction in CMOS circuits. par Hanchate, N.

Publié dans IEEE Transactions on VLSI systems

Article

8

Path delay fault diagnosis and coverage-a metric and an estimation technique. par Sivaraman, M.

Publié dans IEEE Transactions on computer-aided design of integrated circuits and systems

Article

9

Gate oxide leakage current analysis and reduction for VLSI circuits. par Dongwoo Lee

Publié dans IEEE Transactions on VLSI systems

Article

10

Efficient algorithms for multilevel power estimation of VLSI circuits. par Bachmann, W.W

Publié dans IEEE Transactions on VLSI systems

Article

Résultats de la recherche - "Benchmark circuits."

Diagnosis of single stuck-at faults and multiple timing faults in scan chains. par Chien-Mo Li, J.

Efficient library characterization for high-level power estimation. par Dhaou, I.B

Multimode power modeling and maximum-likelihood estimation. par Chandramouli, R.

On metrics for comparing interconnect estimation methods for FPGAs. par Kannan, P.

High performance level conversion for dual VDD design. par Kulkarni, S.H

Pattern generation for delay testing and dynamic timing analysis considering power-supply noise effects. par Krstic, A.

LECTOR a technique for leakage reduction in CMOS circuits. par Hanchate, N.

Path delay fault diagnosis and coverage-a metric and an estimation technique. par Sivaraman, M.

Gate oxide leakage current analysis and reduction for VLSI circuits. par Dongwoo Lee

Efficient algorithms for multilevel power estimation of VLSI circuits. par Bachmann, W.W

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