Rezultaty
1 - 6
Rezultaty od
6
Dla wyszukiwania '
"Combinational circuits."
'
Przejdź do treści
UPFind
Lista podręczna:
0
w liście podręcznej
(Pełny)
Język
English
Deutsch
Español
Français
Italiano
日本語
Nederlands
Português
Português (Brasil)
中文(简体)
中文(繁體)
Türkçe
עברית
Gaeilge
Cymraeg
Ελληνικά
Català
Euskara
Русский
Čeština
Suomi
Svenska
polski
Dansk
slovenščina
اللغة العربية
বাংলা
Galego
Tiếng Việt
Hrvatski
हिंदी
Wszystkie pola
Tytuł
Autor
Hasło przedmiotowe
Sygnatura
ISBN / ISSN
Szukaj
Wyszukiwanie zaawansowane
Rezultaty - "Combinational circuits."
Rezultaty
1 - 6
Rezultaty od
6
Dla wyszukiwania '
"Combinational circuits."
'
, Czas wyszukiwania: 0,02s
Redukuj rezultaty
Sortuj
Ważność
Newest to Oldest
Oldest to Newest
Autor
Tytuł
Select Page
Email
Eksport
Drukuj
Dodaj do listy podręcznej
Wybierz numer wyniku 1
1
Exact path delay fault coverage with fundamental ZBDD operations.
od
Padmanaban, S.
Wydane w
IEEE Transactions on computer-aided design of integrated circuits and systems
Sygnatura:
loading...
Zlokalizowane:
loading...
Artykuł
loading...
Dodaj do listy podręcznej
Usuń z listy podręcznej
Wybierz numer wyniku 2
2
SPIRIT a highly robust combinational test generation algorithm.
od
Gizdarski, E.
Wydane w
IEEE Transactions on computer-aided design of integrated circuits and systems
Sygnatura:
loading...
Zlokalizowane:
loading...
Artykuł
loading...
Dodaj do listy podręcznej
Usuń z listy podręcznej
Wybierz numer wyniku 3
3
Sequential delay budgeting with interconnect prediction.
od
Chao-Yang Yeh
Wydane w
IEEE Transactions on VLSI systems
Sygnatura:
loading...
Zlokalizowane:
loading...
Artykuł
loading...
Dodaj do listy podręcznej
Usuń z listy podręcznej
Wybierz numer wyniku 4
4
On the nonenumerative path delay fault simulation problem.
od
Kagaris, D.
Wydane w
IEEE Transactions on computer-aided design of integrated circuits and systems
Sygnatura:
loading...
Zlokalizowane:
loading...
Artykuł
loading...
Dodaj do listy podręcznej
Usuń z listy podręcznej
Wybierz numer wyniku 5
5
Reducing dynamic power consumption in synchronous sequential digital designs using retiming and supply voltage scaling.
od
Chabini, N.
Wydane w
IEEE Transactions on VLSI systems
Sygnatura:
loading...
Zlokalizowane:
loading...
Artykuł
loading...
Dodaj do listy podręcznej
Usuń z listy podręcznej
Wybierz numer wyniku 6
6
Leakage current reduction in CMOS VLSI circuits by input vector control.
od
Abdollahi, A.
Wydane w
IEEE Transactions on VLSI systems
Sygnatura:
loading...
Zlokalizowane:
loading...
Artykuł
loading...
Dodaj do listy podręcznej
Usuń z listy podręcznej
Select Page
Email
Eksport
Drukuj
Dodaj do listy podręcznej
Narzędzie wyszukiwania:
Wyślij rezultaty emailem
z powrotem
Redukuj rezultaty
Page will reload when a filter is selected or excluded.
DATABASE
Union Catalog (Buklod)
6 Rezultatów
6
AUTHOR
Abdollahi, A.
1 Rezultatów
1
Chabini, N.
1 Rezultatów
1
Chao-Yang Yeh
1 Rezultatów
1
Gizdarski, E.
1 Rezultatów
1
Kagaris, D.
1 Rezultatów
1
Padmanaban, S.
1 Rezultatów
1
RESOURCE TYPE
Artykuł
6 Rezultatów
6
LANGUAGE
English
6 Rezultatów
6
TUKLAS
: UP Libraries' Resource Discovery Tool
Copyright © 2020-2021. The University Library, University of the Philippines Diliman