1 - 6
toradh á dtaispeáint as
6
toradh san iomlán ar an gcuardach '
"Logic synthesis."
'
Léim chuig an ábhar
UPFind
Mála leabhar:
0
míreanna
(Lán)
Teanga
English
Deutsch
Español
Français
Italiano
日本語
Nederlands
Português
Português (Brasil)
中文(简体)
中文(繁體)
Türkçe
עברית
Gaeilge
Cymraeg
Ελληνικά
Català
Euskara
Русский
Čeština
Suomi
Svenska
polski
Dansk
slovenščina
اللغة العربية
বাংলা
Galego
Tiếng Việt
Hrvatski
हिंदी
Gach réimse
Teideal
Údar
Ábhar
Gairmuimhir
ISBN/ISSN
AIMSIGH
CASTA
Torthaí cuardaigh - "Logic synthesis."
1 - 6
toradh á dtaispeáint as
6
toradh san iomlán ar an gcuardach '
"Logic synthesis."
'
, am iarratais: 0.02s
Beachtaigh na torthaí
Sórtáil
De réir ábharthachta
Newest to Oldest
Oldest to Newest
Údar
Teideal
Select Page
R-phost
Easpórtáil
Priontáil
Cuir leis an Mála Leabhar
Roghnaigh toradh uimhir 1
1
Modeling the wiring of deep submicron ICs.
de réir
Walker, M.G
Foilsithe in
IEEE spectrum
Gairmuimhir:
loading...
Suíomh:
loading...
Alt
loading...
Cuir leis an Mála Leabhar
Bain ón mála leabhar
Roghnaigh toradh uimhir 2
2
Globally updated mesochronous design style.
de réir
Soderquist, I.
Foilsithe in
IEEE Journal of solid state circuits
Gairmuimhir:
loading...
Suíomh:
loading...
Alt
loading...
Cuir leis an Mála Leabhar
Bain ón mála leabhar
Roghnaigh toradh uimhir 3
3
Overview of a compiler for synthesizing MATLAB programs onto FPGAs.
de réir
Banerjee, P.
Foilsithe in
IEEE Transactions on VLSI systems
Gairmuimhir:
loading...
Suíomh:
loading...
Alt
loading...
Cuir leis an Mála Leabhar
Bain ón mála leabhar
Roghnaigh toradh uimhir 4
4
Robust Boolean reasoning for equivalence checking and functional property verification.
de réir
Kuehlmann, A.
Foilsithe in
IEEE Transactions on computer-aided design of integrated circuits and systems
Gairmuimhir:
loading...
Suíomh:
loading...
Alt
loading...
Cuir leis an Mála Leabhar
Bain ón mála leabhar
Roghnaigh toradh uimhir 5
5
Timing driven gate duplication.
de réir
Srivastava, A.
Foilsithe in
IEEE Transactions on VLSI systems
Gairmuimhir:
loading...
Suíomh:
loading...
Alt
loading...
Cuir leis an Mála Leabhar
Bain ón mála leabhar
Roghnaigh toradh uimhir 6
6
BDD decomposition for delay oriented pass transistor logic synthesis.
de réir
Shelar, R.S
Foilsithe in
IEEE Transactions on VLSI systems
Gairmuimhir:
loading...
Suíomh:
loading...
Alt
loading...
Cuir leis an Mála Leabhar
Bain ón mála leabhar
Select Page
R-phost
Easpórtáil
Priontáil
Cuir leis an Mála Leabhar
Uirlisí cuardaigh:
Seol an cuardach seo mar r-phost
Siar
Beachtaigh na torthaí
Athlódálfaidh an leathanach nuair a roghnaítear scagaire nó nuair a fhaightear réidh le ceann.
DATABASE
Union Catalog (Buklod)
6 toradh
6
AUTHOR
Banerjee, P.
1 toradh
1
Kuehlmann, A.
1 toradh
1
Shelar, R.S
1 toradh
1
Soderquist, I.
1 toradh
1
Srivastava, A.
1 toradh
1
Walker, M.G
1 toradh
1
RESOURCE TYPE
Alt
6 toradh
6
LANGUAGE
English
6 toradh
6
TUKLAS
: UP Libraries' Resource Discovery Tool
Copyright © 2020-2021. The University Library, University of the Philippines Diliman