Taraate, V. (2020). Logic synthesis and SOC prototyping: RTL design using VHDL. Springer. https://doi.org/10.1007/978-981-15-1314-5
Trích dẫn kiểu Chicago (xuất bản lần thứ 7)Taraate, Vaibbhav. Logic Synthesis and SOC Prototyping: RTL Design Using VHDL. Singapore: Springer, 2020. https://doi.org/10.1007/978-981-15-1314-5.
Trích dẫn kiểu MLA (xuất bản lần thứ 9)Taraate, Vaibbhav. Logic Synthesis and SOC Prototyping: RTL Design Using VHDL. Springer, 2020. https://doi.org/10.1007/978-981-15-1314-5.
Cảnh báo: Các trích dẫn này có thể không phải lúc nào cũng chính xác 100%.