Yu Cao. Switch-factor based loop RLC modeling for efficient timing analysis. IEEE Transactions on VLSI systems.
Cytowanie według stylu Chicago (wyd. 17)Yu Cao. "Switch-factor Based Loop RLC Modeling for Efficient Timing Analysis." IEEE Transactions on VLSI Systems .
Cytowanie według stylu MLA (wyd. 9)Yu Cao. "Switch-factor Based Loop RLC Modeling for Efficient Timing Analysis." IEEE Transactions on VLSI Systems, .
Uwaga: Te cytaty mogą odróżniać się od wytycznej twojego fakultetu..